完美提高PCB對(duì)電源變化的抗擾度的幾個(gè)tips

文章出處：http://m.ruxinmeirong.com網(wǎng)責(zé)任編輯：恒成和電路板作者：恒成和線路板人氣：-發(fā)表時(shí)間：2017-07-04 18:26:00

PCB

對(duì)于轉(zhuǎn)換器和最終的系統(tǒng)而言，必須確保任意給定輸入上的噪聲不會(huì)影響性能。辣么，為了了解電源噪聲并滿足系統(tǒng)設(shè)計(jì)需求，我們應(yīng)當(dāng)注意哪些方面呢？

先選擇轉(zhuǎn)換器，然后選擇調(diào)節(jié)器、LDO、開關(guān)調(diào)節(jié)器等。并非所有調(diào)節(jié)器都適用。應(yīng)當(dāng)查看調(diào)節(jié)器數(shù)據(jù)手冊(cè)中的噪聲和紋波指標(biāo)，以及開關(guān)頻率(如果使用開關(guān)調(diào)節(jié)器)。典型調(diào)節(jié)器在100 kHz帶寬內(nèi)可能具有10 µV rms噪聲。假設(shè)該噪聲為白噪聲，則它在目標(biāo)頻段內(nèi)相當(dāng)于31.6 nV rms/√Hz的噪聲密度。

檢查轉(zhuǎn)換器的電源抑制指標(biāo)，了解轉(zhuǎn)換器的性能何時(shí)會(huì)因?yàn)殡娫丛肼暥陆?。在第一奈奎斯特區(qū)fS/2，大多數(shù)高速轉(zhuǎn)換器的PSRR典型值為60 dB (1 mV/V)。如果數(shù)據(jù)手冊(cè)未給出該值，請(qǐng)按照前述方法進(jìn)行測量，或者詢問廠家。

使用一個(gè)2 V p-p滿量程輸入范圍、78 dB SNR和125 MSPS采樣速率的16位ADC，其噪底為11.26 nV rms。任何來源的噪聲都必須低于此值，以防其影響轉(zhuǎn)換器。在第一奈奎斯特區(qū)，轉(zhuǎn)換器噪聲將是89.02 µV rms (11.26 nV rms/√Hz) × √(125 MHz/2)。雖然調(diào)節(jié)器的噪聲(31.6 nv/√Hz)是轉(zhuǎn)換器的兩倍以上，但轉(zhuǎn)換器有60 dB的PSRR，它會(huì)將開關(guān)調(diào)節(jié)器的噪聲抑制到31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。這一噪聲比轉(zhuǎn)換器的噪底小得多，因此調(diào)節(jié)器的噪聲不會(huì)降低轉(zhuǎn)換器的性能。

電源濾波、接地和布局同樣重要。在ADC電源引腳上增加0.1 µF電容可使噪聲低于前述計(jì)算值。請(qǐng)記住，某些電源引腳吸取的電流較多，或者比其他電源引腳更敏感。因此應(yīng)當(dāng)慎用去耦電容，但要注意某些電源引腳可能需要額外的去耦電容。在電源輸出端增加一個(gè)簡單的LC濾波器也有助于降低噪聲。不過，當(dāng)使用開關(guān)調(diào)節(jié)器時(shí)，級(jí)聯(lián)濾波器能將噪聲抑制到更低水平。需要記住的是，每增加一級(jí)增益就會(huì)每10倍頻程增加大約20 dB。

需要注意的一點(diǎn)是，上述分析僅針對(duì)單個(gè)轉(zhuǎn)換器而言。如果系統(tǒng)涉及到多個(gè)轉(zhuǎn)換器或通道，噪聲分析將有所不同。例如，超聲系統(tǒng)采用許多ADC通道，這些通道以數(shù)字方式求和來提高動(dòng)態(tài)范圍。基本而言，通道數(shù)量每增加一倍，轉(zhuǎn)換器/系統(tǒng)的噪底就會(huì)降低3 dB。對(duì)于上例，如果使用兩個(gè)轉(zhuǎn)換器，轉(zhuǎn)換器的噪底將變?yōu)橐话?−3 dB)；如果使用四個(gè)轉(zhuǎn)換器，噪底將變?yōu)?minus;6 dB。之所以如此，是因?yàn)槊總€(gè)轉(zhuǎn)換器可以當(dāng)作不相關(guān)的噪聲源來對(duì)待。不相關(guān)噪聲源彼此之間是獨(dú)立的，因此可以進(jìn)行RSS(平方和的平方根)計(jì)算。最終，隨著通道數(shù)量增加，系統(tǒng)的噪底降低，系統(tǒng)將變得更敏感，對(duì)電源的設(shè)計(jì)約束條件也更嚴(yán)格。

　　要想消除應(yīng)用中的所有電源噪聲是不可能的，因?yàn)槿魏蜗到y(tǒng)都不可能完全不受電源噪聲的影響。因此，作為ADC的用戶，我們必須在電源設(shè)計(jì)和布局布線階段就做好積極應(yīng)對(duì)。

　　下面是一些有用的提示，可幫助你最大程度地提高PCB對(duì)電源變化的抗擾度：

對(duì)到達(dá)系統(tǒng)板的所有電源軌和總線電壓去耦。

記?。好吭黾右患?jí)增益就會(huì)每10倍頻程增加大約20 dB。

如果電源引線較長并為特定IC、器件和/或區(qū)域供電，則應(yīng)再次去耦。

對(duì)高頻和低頻都要去耦。

去耦電容接地前的電源入口點(diǎn)常常使用串聯(lián)鐵氧體磁珠。對(duì)進(jìn)入系統(tǒng)板的每個(gè)電源電壓都要這樣做，無論它是來自LDO還是來自開關(guān)調(diào)節(jié)器。

對(duì)于加入的電容，應(yīng)使用緊密疊置的電源和接地層(間距≤4密爾)，從而使PCB設(shè)計(jì)本身具備高頻去耦能力。

同任何良好的電路板布局一樣，電源應(yīng)遠(yuǎn)離敏感的模擬電路，如ADC的前端級(jí)和時(shí)鐘電路等。

良好的電路分割至關(guān)重要，可以將一些元件放在PCB的背面以增強(qiáng)隔離。

注意接地返回路徑，特別是數(shù)字側(cè)，確保數(shù)字瞬變不會(huì)返回到電路板的模擬部分。某些情況下，分離接地層也可能有用。

將模擬和數(shù)字參考元件保持在各自的層面上。這一常規(guī)做法可增強(qiáng)對(duì)噪聲和耦合交互作用的隔離。